PFC 회로 : 데드 타임 최적치의 검토

PFC 회로 : 데드 타임 최적치의 검토

여기에서는, 브릿지 회로에서 최적의 데드 타임 산출에 대해 설명하겠습니다.

회로 예

회로는 Power Device Solution Circuit / AC-DC PFC 일람의 시뮬레이션 회로 「A-6. PFC CCM Synchro V_in=200V I_in=2.5A」를 예로 들겠습니다 (그림 16 참조). 상세 회로도 확인은 여기를 클릭하여 주십시오.

이 회로는 동기정류 동작을 하므로, High-side (HS)와 Low-side (LS) SiC MOSFET SCT2450KE의 데드 타임의 최적치, 즉 관통 전류가 흐르지 않는 최단 시간을, 시뮬레이션으로 검토해보겠습니다. 데드 타임은 시뮬레이터에서 PWM 컨트롤러의 파라미터 TD1 (HS), TD2 (LS)로 각각 설정 가능합니다.

그림 16：PFC 시뮬레이션 회로 「A-6. PFC CCM Synchro V_in=200V I_in=2.5A」

데드 타임 구간의 손실

그림 17은 데드 타임 구간에서의 전류 흐름을 나타낸 것입니다. 브릿지 구성 회로에서 데드 타임은 관통 전류를 방지하기 위해 충분한 길이를 확보해야 하지만, 불필요하게 길게 설정하면 손실이 커지게 됩니다. 이는 데드 타임 구간 중에는 SiC MOSFET가 OFF 상태이므로, Body Di를 통해 전류가 흐르기 때문입니다. Body Di는 일반적으로 도통 손실이 크기 때문에, 도통 구간이 길면 손실이 증가합니다.

그림 17：데드 타임 구간에서의 전류 흐름

데드 타임과 역률

그림 18은 데드 타임의 길이와 인덕터 전류 I_L의 관계를 나타낸 것입니다. 데드 타임이 너무 길면, 저전압 영역에서 불연속 동작이 되어 인덕터 전류 파형이 왜곡되고 역률이 악화되는 경우가 있습니다. 따라서, 데드 타임을 불필요하게 길게 설정하는 것은 역률의 관점에서도 좋지 않습니다.

그림 18：데드 타임의 길이와 인덕터 전류 I_L의 관계

최적의 데드 타임 검토

그림 19는 데드 타임의 변화에 따른 SiC MOSFET의 손실 시뮬레이션 결과입니다.

그림 19：데드 타임의 변화에 따른 SiC MOSFET의 손실 시뮬레이션 결과

데드 타임이 50ns 이하에서는 관통 전류가 흐르므로 손실이 급격하게 증가합니다. 반대로 데드 타임을 길게 하면, HS SiC MOSFET의 Body Di 도통 시간이 길어지므로, 이 조건에서도 손실이 커지게 됩니다. SiC MOSFET의 손실이 최소화되는 것은 데드 타임에 관통 전류가 흐르지 않는 최단 시간으로, 본 예에서는 100ns임을 알 수 있습니다. 단, 스위칭 속도는 온도나 Lot.의 편차 등으로 인해 달라지므로, 일반적으로 100ns 정도의 마진을 두어야 합니다. 따라서, 본 예에서의 데드 타임은 200ns가 최적이라고 할 수 있습니다.