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2022.05.11 SiC 파워 디바이스

부전압 서지 대책

SiC MOSFET : 게이트 – 소스 전압의 서지 억제 방법 

지난 「정전압 서지 대책」에 이어, 이번에는 부전압 서지 대책과 그 효과에 대해 설명하겠습니다.

게이트 – 소스 전압에 발생하는 서지에 대해서는 앞서 게재한 기초 지식 SiC 파워 디바이스 응용편 「SiC MOSFET : 브릿지 구성에서의 게이트 – 소스 전압 동작」을 참조하여 주십시오.

부전압 서지 대책

오른쪽 그림은 이전에 제시한 동기 방식 Boost 회로의 LS Turn-off 시 게이트 – 소스 전압의 동작입니다. HS (비스위칭 측) VGS의 마이너스 서지의 현상 (IV)를 억제하기 위해서는, 「서지 억제 회로」 편에서 게재한 표와 같이, 서지 억제 회로의 밀러 클램프용 MOSFET Q2, 또는 클램프용 SBD (쇼트키 배리어 다이오드) D3이 효과적입니다. (이후, 검증 회로 참조)

하기 회로는 지난 편의 플러스 서지 대책 검증을 위한 억제 회로와 동일한 회로입니다. (a) 억제 회로가 없는 경우, (b) 밀러 클램프용 MOSFET (Q2)만 있는 경우, (c) 클램프용 쇼트키 배리어 다이오드만 있는 경우, (d) Self Turn-on 억제 콘덴서 C1만 있는 경우의 4종류이며, 이를 사용하여 더블 펄스 시험에서 VGS의 서지 전압을 확인하였습니다.

하기는 더블 펄스 시험에서 Turn-off 시의 파형으로, 위에서부터 스위칭측 게이트 – 소스 전압 (VGS_HS), 비스위칭측 게이트 – 소스 전압 (VGS_LS), 드레인 – 소스 전압 (VDS), 드레인 전류 (ID)입니다. 상기 억제 회로 (a), (b), (c), 그리고 (b)와 (c)의 모든 억제 회로를 구비한 회로 (e)의 4가지 파형을 표시하였습니다.

이 파형도에서 대책 회로가 없는 (a)를 제외하면, 모든 억제 회로에서 마이너스 서지를 제거할 수 있다는 것을 알 수 있습니다.

다음으로, 하기 그림은 Self Turn-on 억제 콘덴서 C1만 접속한 검증 회로 (d)의 더블 펄스 시험에서 Turn-off 파형입니다. 회로도는 앞에서 게재한 것과 동일합니다. 파형 (a)는 비교용으로 C1이 없는 경우, 파형 (b), (c), (d)는 C1을 2.2nF, 3.3nF, 4.7nF으로 설정한 경우의 파형입니다. C1이 없는 (a)에 비해, C1을 추가한 (b), (c), (d)의 파형에서 VGS_LS의 마이너스 서지는 약간 감소하였지만, 그 결과는 불충분합니다. 따라서, 대책으로서는 억제 회로 (b)나 (c)를 선택해야 하지만, (c)는 플러스 서지를 억제할 수 없으므로, (b)를 선택해야 합니다. 만약, 밀러 클램프 제어가 어려워 억제 회로 (b)를 선택할 수 없는 경우에는 (c)와 (d)를 병용함으로써 시스템 전체의 효율을 검토하여 최적화해야 합니다.

키 포인트

・게이트 – 소스 전압의 부전압 서지 대책을 통해, LS ON 시의 HS Self Turn-on을 방지한다.

・대책 방법으로서, 각 회로에 적합한 대책 회로를 추가한다.

・밀러 클램프를 통한 억제는, 게이트 구동 IC에 해당 제어 기능이 탑재되어 있지 않은 경우에는 사용이 곤란하다.

・밀러 클램프의 대체안으로서, 플러스 서지와의 균형을 고려하여, 클램프용 쇼트키 배리어 다이오드와 Self Turn-on 억제 콘덴서를 병용함으로써, 최적화를 도모한다.

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