서지 억제 회로의 기판 레이아웃에 관한 주의점

지금까지 정전압 서지 대책과 부전압 서지 대책에 대해 설명하였습니다. 이번에는 대책으로서의 억제 회로 실장 시, 기판 상에서의 레이아웃에 관한 주의점에 대해 설명하겠습니다.

게이트 – 소스 전압에 발생하는 서지에 대해서는 앞서 게재한 기초 지식 SiC 파워 디바이스 응용편 「SiC MOSFET : 브릿지 구성에서의 게이트 – 소스 전압 동작」을 참조하여 주십시오.

서지 억제 회로의 기판 레이아웃에 관한 주의점

서지 억제 회로의 부품 배치와 배선 패턴 레이아웃은 억제 효과에 영향을 미치므로, 적절한 효과를 얻기 위해서는 주의해야 할 사항이 있습니다. 먼저, 서지 억제 회로와 기판 레이아웃의 예를 살펴보겠습니다. 회로도는 앞서 게재했던 것으로, 한쪽편에 해당됩니다. 기판에는 HS와 LS의 2회로가 배치되어 있습니다.

서지 억제 회로와 기판 레이아웃 예

이 기판에서는, 브릿지 구성의 HS MOSFET가 위쪽, LS MOSFET가 아래쪽에 배치되어 있으며, 게이트 단자와 드라이버 – 소스 단자가 각 MOSFET의 아래쪽에 배치되어 있습니다. V_GS 서지 전압의 억제 회로는 각 게이트 단자에 가깝게 배치되어, 최단 거리로 접속되어 있습니다. 이러한 배치는 기생 용량, 인덕턴스, 저항을 최저한으로 억제하기 위해 의도된 것입니다.

다음으로, 서지 억제 회로의 패턴 레이아웃을 살펴보겠습니다.

복수의 서지 억제 회로를 구비하는 경우에는 먼저, 밀러 클램프용 MOSFET (Q2)의 실장 위치를 가장 우선적으로 결정해야 합니다. 다음으로 마이너스 서지용 클램프 SBD (D2)와 그 바이패스 콘덴서 (C2)를 배치하고, 플러스 서지 클램프용 SBD (D3)와 바이패스 콘덴서 (C3), Self Turn-on 억제 콘덴서 (C1) 순서로 배치를 결정합니다. 그 이유는 특히 밀러 클램프용 MOSFET의 경우 수cm 간격을 두는 것만으로는, 해당 배선 인덕턴스의 영향으로 인해 서지 억제 효과가 크게 저하되기 때문입니다.

또한, 서지 억제 회로의 리턴 선 (드라이버 – 소스 단자에서의 피드백 선)과 서지 억제 회로의 배선에 의한 루프를 최소한으로 억제하는 것도 매우 중요합니다. SiC MOSFET의 고속 스위칭에 의해 I_D에서 발생하는 di/dt로 인한 EMI가 크므로, 그 배선 루프가 I_D로 인한 EMI의 영향을 가능한 받지 않도록 해야 합니다. 이번 평가 기판 예는 4층 구조로, Layer 2는 전면 리턴 선으로 구성되어 있습니다. 따라서 서지 억제 회로 바로 밑에 리턴 선을 배치할 수 있어, 루프 면적을 최소한으로 억제할 수 있습니다.

클램프용 SBD에 병설되는 바이패스 콘덴서는 구동 전원으로부터의 임피던스가 충분히 작다면 불필요하지만, 일반적으로 공급원은 멀리 떨어진 위치에 배치되는 경우가 많으므로, SBD 근처에 바이패스 콘덴서를 배치하여 SBD가 낮은 임피던스에서 동작할 수 있도록 해야 합니다. 또한, 콘덴서 선정 시에는 임피던스 특성을 충분히 고려하여, 수십 MHz 대역에 공진점이 있는 콘덴서 (0.1µF, 1.0×0.5ｍｍ 사이즈)를 선정해야 합니다.