서지 억제 회로

지난 편에서는, 게이트 – 소스 전압에 발생하는 서지의 개요에 대해 설명했습니다. 지금부터는 발생하는 서지의 대책에 대해 설명하겠습니다.

게이트 – 소스 전압에 발생하는 서지에 대해서는 앞서 게재한 기초 지식 SiC 파워 디바이스 응용편 「SiC MOSFET : 브릿지 구성에서의 게이트 – 소스 전압 동작」을 참조하여 주십시오.

서지 억제 회로

지난 편에서 설명한 바와 같이, 게이트 – 소스 전압 (V_GS)의 플러스 서지는 스위칭 측 및 비스위칭 측의 양쪽에서 발생하지만, 특히 문제가 되는 것은 LS (Low-side) Turn-on 시 비스위칭 측 (HS : High-side)의 현상 (II)입니다. (오른쪽 파형도는 지난 편에 게재한 것과 동일한 파형도)

그 이유는 스위칭 측이 이미 Turn-on 상태이므로, 비스위칭 측의 플러스 서지 전압이 SiC MOSFET의 게이트 threshold 전압 (V_GS(th))을 초과하는 경우, HS와 LS가 동시에 ON되어 관통 전류가 흐르기 때문입니다.

단, SiC MOSFET의 트랜스 컨덕턴스는 Si MOSFET에 비해 한자리수 이상 작으므로, 즉시 과대한 관통 전류는 흐르지 않습니다. 따라서, 관통 전류가 흐른다고 하더라도 냉각 능력이 충분하므로, MOSFET의 T_j(max)를 초과하지 않는다면 기본적으로 문제가 되지 않습니다. 그러나, 관통 전류는 시스템 전체의 효율을 저하시키는 직접적인 요인이며 결코 바람직한 상태는 아니므로, 서지 전압이 SiC MOSFET의 V_GS(th)를 초과하지 않도록 억제하기 위한 회로를 추가하는 것이 요구됩니다.

하기는 이러한 억제 회로의 예입니다. 이러한 회로도는 SiC MOSFET의 일반적인 구동 회로에 서지 억제용 회로를 추가한 것입니다. 억제 회로 (a)는 OFF용 구동 전원 VEE2를 사용하는 경우의 회로이며, 억제 회로 (b)는 VEE2를 사용하지 않은 경우의 예입니다. 양쪽 회로 모두 VCC2는 ON용 구동 전원, OUT1은 SiC MOSFET의 ON / OFF 신호, OUT2는 밀러 클램프 (Miller clamp)용 제어 신호, GND2는 구동 회로의 GND입니다.

부가된 억제 회로의 기능을 하기 표에 정리하였습니다. 상기 회로도에서 적색으로 표시한 부품이 추가된 것입니다.

통상적으로 D2와 D3은 수십ns의 펄스를 흡수하고, 가능한 낮은 전압으로 클램프해야 하므로, 쇼트키 배리어 다이오드 (SBD)를 사용합니다. SOD-323FL과 같은 하면 전극 타입의 낮은 임피던스 패키지 제품을 선정하면 더욱 효과적입니다.

다음 편에서는 각각의 상세 내용에 대해 설명하겠습니다.