정전압 서지 대책

지난 편에서는, 게이트 – 소스 전압에 발생하는 서지의 억제 회로 예에 대해 설명했습니다. 이번에는 정전압 서지의 대책과 그 효과에 대해 설명하겠습니다.

게이트 – 소스 전압에 발생하는 서지에 대해서는 앞서 게재한 기초 지식 SiC 파워 디바이스 응용편 「SiC MOSFET : 브릿지 구성에서의 게이트 – 소스 전압 동작」을 참조하여 주십시오.

정전압 서지 대책

오른쪽 그림은 동기 방식 Boost 회로의 LS Turn-on 시 게이트 – 소스 전압의 동작입니다. HS (비스위칭 측) V_GS의 플러스 서지의 현상 (II)를 억제하기 위해서는 지난 편에서 게재한 표와 같이, 서지 억제 회로의 밀러 클램프용 MOSFET Q2, 또는 Self Turn-on 억제 콘덴서 C1이 효과적입니다. (검증 회로 참조)

억제 회로의 효과를 검증하기 위해 SiC MOSFET (SCT3040KR)의 구동 회로에 억제 회로를 개별적으로 실장하여, 해당 파형을 관측하였습니다. 사용한 SiC MOSFET의 외관과 주요 사양을 참고로 하기에 게재하였습니다.

하기 회로는 검증을 위한 억제 회로입니다. (a) 억제 회로가 없는 경우, (b) 밀러 클램프용 MOSFET (Q2)만 있는 경우, (c) 클램프용 쇼트키 배리어 다이오드 D2, D3, C2만 있는 경우, (d) Self Turn-on 억제 콘덴서 C1만 있는 경우의 4종류이며, 더블 펄스 시험을 통해 V_GS의 서지 전압을 확인하였습니다.

하기는 각 검증 회로를 사용한 더블 펄스 시험의 파형을 나타낸 것입니다. Turn-on 시의 파형으로, 위에서부터 스위칭 측 게이트 – 소스 전압 (V_{GS_HS}), 비스위칭 측 게이트 – 소스 전압 (V_{GS_LS}), 드레인 – 소스 전압 (V_DS), 드레인 전류 (I_D)를 나타내며, 상기 억제 회로 (a), (b), (c) 그리고, 지난 편에서 제시한 정전압 억제 회로 (b)의 파형을 (e)로 표기하여, 4개의 파형을 표시하였습니다. (e)의 회로는 상기 (b)~ (d)의 모든 억제 회로를 겸비한 회로입니다.

상기 파형도와 같이, 대책 회로가 없는 (a) 및 클램프용 SBD만 있는 (c)의 경우, 플러스 서지 전압을 억제할 수 없으므로 V_{GS_LS}가 상승하여 게이트 ON의 threshold 전압을 크게 초과하고, I_D도 다른 회로에 비해 커진다는 것을 알 수 있습니다. 즉, 비스위칭 측의 MOSFET (이 경우에는 LS)가 Self Turn-on을 일으키게 됩니다.

이러한 오동작을 방지하기 위해서는, 밀러 클램프 회로를 구비한 대책 회로 (b)가 필수입니다. 밀러 클램프 회로를 실장하기 위해서는, 밀러 클램프용 MOSFET를 구동하는 제어 신호가 필요합니다. 이 신호는 V_GS 전압을 모니터링하면서 구동 타이밍을 제어해야 하므로, 일반적으로 구동 IC에 이러한 기능이 탑재되어 있는 경우가 많습니다. 따라서, 이러한 제어 기능이 탑재되지 않은 구동 IC를 사용하는 경우에는 밀러 클램프를 구비한 대책 회로를 실장하기 곤란합니다.

이러한 경우, 검증 회로 (d)와 같이, MOSFET의 게이트 – 소스 사이에 Self Turn-on 억제 콘덴서 C1을 접속하여, 서지 대책 회로로 사용할 수 있습니다. 하기는 Self Turn-on 억제 콘덴서 C1을 접속한 경우의 Turn-on 파형을 나타낸 것입니다. 파형 (a)는 C1이 없는 경우, 파형 (b), (c), (d)는 C1을 2.2nF, 3.3nF, 4.7nF으로 설정한 경우의 파형입니다. C1이 없는 (a)에 비해, C1을 구비한 (b), (c), (d)는 V_{GS_LS}의 상승이 작아지고, I_D의 Turn-on 서지도 작아지는 것을 알 수 있습니다.

단, I_D의 파형에서 알 수 있듯이, Self Turn-on 억제 콘덴서 C1을 접속하면, 그 용량에 따라 Turn-on 동작이 느려져, 스위칭 손실이 증가합니다. 따라서, C1은 필요 최소한의 용량으로 사용해야 합니다. 이번 평가 예에서는 파형 (b)의 2.2nF이 적정하다고 할 수 있습니다.

다음 편에서는 부전압 서지 대책에 대해 설명하겠습니다.