dV/dt 파괴

dV/dt 파괴

dV/dt 파괴는 아래 그림의 (2)와 같이 MOSFET turn-off 시에 기생 용량 C_ds에 과도하게 흐르는 충전 전류가 베이스 저항 R_B에 흐르게 됨에 따라, 기생 바이폴라 트랜지스터의 베이스 – 이미터 사이에 전위차 V_BE를 발생시키고, 이로 인해 기생 바이폴라 트랜지스터가 ON되어 쇼트 파괴를 일으키는 현상입니다. 일반적으로 dV/dt가 클수록 (급격하게 증가) V_BE의 전위차가 커지게 되어 기생 바이폴라 트랜지스터가 ON되기 쉬워지므로, 파괴가 발생하기 쉬워집니다.

MOSFET의 dV/dt 파괴 시 전류 경로 개략도 (청색 부분)

또한, 인버터 회로나 Totem-Pole PFC 등 상하 브릿지 구조의 회로에서는 MOSFET에 역회복 전류 Irr이 흐릅니다. 이러한 역회복 전류에 의한 dV/dt로 인해 기생 바이폴라 트랜지스터가 셀프 turn-on될 위험성이 있으므로, 주의가 필요합니다. dV/dt 파괴와 역회복 특성의 관계는 더블 펄스 시험에서 확인할 수 있습니다. 하기 그림은 더블 펄스 시험의 회로도를 간단히 나타낸 것입니다.

더블 펄스 시험의 회로도

더블 펄스 시험의 자세한 동작에 대해서는 Tech Web 기초 지식 평가편 「더블 펄스 시험을 통한 MOSFET의 리커버리 특성 평가」 편을 참조하여 주십시오.

하기 그림은 dV/dt와 역회복 전류의 시뮬레이션 결과를 나타낸 것입니다. 게이트 저항 R_G 및 전원전압 V_DD 등의 회로 조건은 동일하고 역회복 특성만 다른 MOSFET ①~③을 비교한 것입니다. Q1이 프리휠링 동작에서 역회복 동작으로 이행할 때의 드레인 – 소스 전압 V_DS와 드레인 전류 (내부 다이오드 전류) I_D를 나타내었습니다.

더블 펄스 시험의 시뮬레이션 결과

일반적으로 MOSFET ③은 ①에 비해, 「역회복 특성이 나쁘다 (Irr, trr이 크다)」고 할 수 있습니다. 이 시뮬레이션 결과를 통해, 역회복 특성이 나쁠수록 dV/dt가 급격해진다는 것을 알 수 있습니다. 이는, 일반적으로 콘덴서에 흐르는 과도 전류를 I=C×dV/dt로 나타내는 것에서도 이해할 수 있습니다. 또한, 상기 시뮬레이션에서 Irr의 기울기 (di/dt)는 모두 동일한 조건이었지만, di/dt가 급격한 경우도 마찬가지로 dV/dt는 급격해집니다.

따라서, 브릿지 회로 등에서 사용하는 경우, 일반적으로 역회복 특성이 나쁜 MOSFET일수록 dV/dt 파괴의 위험성이 크다고 할 수 있습니다.