SiC 파워 디바이스|응용편
드레인 – 소스 사이에 발생하는 서지
2024.09.11
키 포인트
・드레인 – 소스 사이에 발생하는 서지는 각 인덕턴스 성분과 MOSFET 기생 용량의 공진으로 인해 발생한다.
・배선 인덕턴스를 최소화하는 레이아웃은 현실적으로 불가능한 경우가 많으므로, 스너버 회로는 가능한 스위칭 디바이스의 근접부에 배치하여 배선 인덕턴스를 낮추는 것이 중요하다.
첫번째 항목으로서, SiC MOSFET의 전력 변환 회로에서 발생하는 드레인 – 소스간 서지에 대해 설명하겠습니다.
- 드레인 – 소스 사이에 발생하는 서지
- 스너버 회로의 종류와 선정
- C 스너버 회로의 설계
- RC 스너버 회로의 설계
- 방전형 RCD 스너버 회로의 설계
- 비방전형 RCD 스너버 회로의 설계
- 패키지에 따른 서지 발생의 차이점
SiC MOSFET의 드레인 – 소스 사이에 발생하는 서지
드레인 – 소스 사이에 발생하는 서지는 Turn-on 시에 흐르는 전류의 에너지가 배선이나 기판 패턴의 인덕턴스에 축적되고, 그 에너지가 스위칭 디바이스의 기생 용량과 공진하게 되어 발생합니다. 그림 1은 서지 발생 시의 링잉 전류 경로에 대해 나타낸 것입니다. High Side (이하 HS)와 Low Side (이하 LS)에 스위칭 디바이스가 접속되는 브릿지 구성으로, LS가 Turn-on하여 스위칭 전류 IMAIN이 흐르는 경우를 나타냅니다. 이 IMAIN은 통상적으로 VSW에서 유입되어 배선 인덕턴스 LMAIN을 통해 흐릅니다.
다음으로 LS Turn-off 시, LMAIN에 흐르는 IMAIN이 통상적으로 입력전원 HVdc-PGND 사이에 접속된 벌크 콘덴서 CDCLINK를 통해 HS와 LS의 기생 용량을 경유하여 점선과 같이 흐르게 됩니다. 이때, LS의 드레인 – 소스 사이에 LMAIN과 SiC MOSFET의 기생 용량 COSS (CDS+CDG)로 인한 공진 현상이 일어나, 드레인 – 소스 사이에 서지가 발생하게 됩니다. 이 서지의 최대치 VDS_SURGE는 HVdc 단자에 인가되는 전압을 VHVDC, MOSFET가 Turn-off할 때의 저항을 ROFF라고 하면, 하기의 식과 같이 나타낼 수 있습니다 (*1).

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단,

그림 2는 SiC MOSFET SCT2080KE를 사용하여 Turn-off 시의 서지 파형을 나타낸 것입니다. HVdc에 800V 인가 시, VDS_SURGE는 961V, 링잉 주파수는 약 33MHz가 되는 것을 알 수 있습니다. 이 파형에서 식 (1)을 사용하여 LMAIN을 산출하면, 약 110nH가 됩니다.

다음으로, 그림 3과 같이 스너버 회로 CSNB를 추가하여, 실질적으로 LMAIN이 배제된 경우의 Turn-off 서지 파형을 그림 4에 게재하였습니다.

이 CSNB의 추가로 서지가 50V 이상 저감되고 (약 901V), 링잉 주파수도 44.6MHz로 높아짐에 따라 CSNB를 포함하는 회로망에서의 LMAIN이 작아진 것을 알 수 있습니다.
마찬가지로 식 (1)을 사용하여 LMAIN을 산출하면, 약 110nH에서 약 71nH로 작아진 결과를 얻을 수 있습니다. 본래는 이러한 배선 인덕턴스를 최소화하는 패턴 설계가 바람직하지만, 통상적으로는 디바이스의 방열 설계가 우선시되므로, 반드시 이상적인 배선 설계라고는 할 수 없습니다.
이에 대한 대책 중 하나로, 스너버 회로를 가능한 스위칭 디바이스에 가깝게 배치하여 바이패스 회로를 형성함으로써 서지 발생의 원인이 되는 배선 인덕턴스의 최소화가 가능해지고, 최소화된 배선 인덕턴스에 축적된 에너지의 흡수가 가능해집니다. 그리고, 스위칭 디바이스의 전압을 클램프하여, Turn-off 서지를 저감할 수 있습니다.
*1 : 「스위칭 컨버터의 기초」 P95~P107 K. Harada, T. Ninomiya, W. Gu, CORONA PUBLISHING CO., LTD., Feb. 1992
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SiC의 물성 및 메리트에 대해 소개하고, SiC 쇼트키 배리어 다이오드와 SiC MOSFET를 Si 디바이스와 비교하여 특징 및 사용 방법의 차이점 등에 대해 설명한 자료입니다. 다양한 메리트를 지닌 Full SiC 모듈에 대한 내용도 게재되어 있습니다.